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genRTL 是面向芯片数字前端与 FPGA 开发的 AI 编程环境，核心目标不是做通用聊天，而是把自然语言更高效地转成可审阅的 RTL 设计工作流。

genRTL 是什么

genRTL 专注于 Verilog / SystemVerilog 工作流，而不是通用软件编程。产品体验由编辑器侧 Agent 与 SaaS 后端协同完成，帮助用户更快从设计意图走到可实现、可验证的结果。

公开文档只说明如何高效使用 genRTL、各模式适合做什么、以及怎样安全审阅结果。后端编排、私有策略、内部交付细节不会在这里公开。

genRTL 特别适合芯片数字前端工程师、FPGA 开发工程师、验证工程师，以及经常实现接口控制模块、FIFO、CSR、状态机与 test scaffold 的团队。

genRTL 强调硬件特有的工作流：先设计规划，再代码实现，再基于 assertions 与仿真证据调试，同时支持成熟 CBB 复用，而不是把它当成一个泛用编辑器聊天助手。