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面向数字前端 / FPGA 的公开产品文档

公开产品文档

只覆盖用户可见工作流,不公开内部编排与私有实现细节。

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开始使用

安装

安装应尽量轻量。编辑器负责交互体验,SaaS 后端负责生成与协调。

编辑器安装

在支持的编辑器环境中安装 genRTL 客户端,并使用 genRTL 账号登录。连接后,扩展即可把请求发送到后端,并把结构化结果返回到工作区中。

工作区准备

干净的工作区更容易审阅首轮结果。建议把源码、仿真文件和设计说明分开组织,并先从小模块开始,而不是一开始就让 genRTL 接管大型子系统。

  • 为 rtl、tb、sim、notes 预留清晰目录
  • 把规格说明或设计笔记放进工作区
  • 必要时把公司的编码规则或约束一并说明

前置要求:在本地安装 EDA 仿真器

genRTL 负责生成 RTL 源码和 testbench,但它本身不内置仿真器。在使用 genRTL 的编译与调试功能之前,你必须先在本地安装以下 EDA 仿真器之一:

  • Questa Advanced Simulator(Siemens EDA)— 支持完整 SystemVerilog 与 UVM,推荐用于大多数流程
  • Synopsys VCS — 主流 ASIC 流片环境标配,支持完整 SystemVerilog 与形式验证

没有仿真器 = 无法获得仿真反馈

没有本地仿真器时仍然可以使用 genRTL 生成并审阅 RTL 代码,但 Debug Mode 将无法处理编译报错或仿真日志。

确认仿真器可执行文件在 PATH 中

安装完成后,请在你使用 Cursor 的终端中确认仿真器命令可以正常调用。用以下命令快速验证:

  • Questa:vsim -version
  • VCS:vcs -ID

提示:直接使用 genRTL 生成的仿真脚本

genRTL 在生成新设计时会一并输出对应仿真器的运行脚本(filelist_rtl.f、run_questa.do、run_vcs.sh 等),可以直接使用,也可以集成到已有的 Makefile 或 CI 流程中。